Samsung je ob priložnosti Computexa 2026 pripravil zanimivo manjšo predstavitev, in sicer o zgradbi naslednje generacije pomnilniškega sendviča HBM. Razstavili so veliko maketo, na kateri si je bilo mogoče v povečavi ogledati, kako bo zgrajen pomnilniški sendvič naslednje generacije, ki bo verjetno temeljil na standardu HBM5.
O natančnih parametrih čipa niso govorili, torej ni bilo razkrito, iz koliko plasti je sestavljen in kakšno kapaciteto ponuja, uganka pa sta tudi takt in pomnilniška pasovna širina, vendar je gotovo, da je zaradi razvoja pričakovati napredek na vseh naštetih področjih v primerjavi z današnjim najboljšim, HBM4E, prav zato pa bo tudi ogrevanje čipov povzročalo vse več težav, za katere bo treba najti rešitev.
Predstavitev je služila natanko temu: pokazati, kakšno novost so izumili Samsungovi inženirji, da bi lahko učinkovito obvladovali toploto, ki jo proizvajajo čipi. V osnovi toplota potuje skozi plasti čipov vse do vrha čipa, od koder jo odvaja hlajenje, nameščeno na AI-pospeševalnike, naj bo to pasivno hladilno telo, ki ga oskrbujejo sistemski ventilatorji strežnika, tekočinsko hlajenje ali celo imerzijsko hlajenje, čeprav slednje zaenkrat še ni zelo razširjeno, razvojno delo na tem področju pa že dolgo poteka. Učinkovito odvajanje toplote pomnilniškega sendviča pomagajo zagotavljati posebni toplotni stebri, imenovani HPB (Heat Path Block), ki prevzamejo toploto čipov in jo posredujejo hladilnemu telesu ali drugi hladilni površini, ta pa je lahko ob čipu ali na njegovi vrhnji strani.
Razvoj je osredotočen na plast D2D PHY, saj je to povezava, ki zagotavlja stik med osnovnim čipom HBM in grafičnim procesorjem, zato se tu temperatura in gostota moči eksponentno povečujeta, ko število plasti pomnilniškega sendviča nenehno narašča, prav tako pa se viša tudi podatkovna pasovna širina. Sama zasnova HBM5 naj bi sicer nastala v notranje razvitem 2-nm proizvodnem postopku, kar je velik korak naprej v primerjavi s 4-nm postopkom, ki se uporablja pri čipih HBM4 in HBM4E.
Po Samsungovih besedah, ko zmogljivost AI-pospeševalnikov, ki pomagajo umetni inteligenci, in druge strojne opreme narašča ter se posamezne komponente vse gosteje integrirajo, postajajo obvladovanje nastale toplote, večanje učinkovitosti obdelave podatkov in stabilnost ohišja enako pomembni kot sama zmogljivost pomnilnika, saj vse to prispeva k večji zmogljivosti in zagotavljanju stabilnosti pomnilniškega podsistema.
Po načrtu, ki ga je lani predstavil KAIST, bi se lahko pomnilniško vodilo pri HBM5 povečalo na 4096 bitov, s tem pa bi bilo mogoče doseči približno 4 TB/s pomnilniške pasovne širine na posamezen pomnilniški sendvič, ti sendviči pa lahko porabijo tudi do 100 W, kar nedvomno spremlja precejšnje ogrevanje. Razvijalci in proizvajalci pomnilniških čipov HBM se zato pripravljajo na premagovanje izzivov, ki jih prinašajo novi čipi: že zdaj razvijajo in preizkušajo tehnologije in postopke, s katerimi bo mogoče zagotoviti rast zmogljivosti, spremljajoče izzive pa premagujejo z inovativnimi tehnologijami, kakršna je zgoraj omenjeni HPB.
Zanimivo je, da je Samsung to tehnologijo pri čipih HBM4E že implementiral in tudi preveril, torej že zdaj zbirajo izkušnje in poskušajo izpopolniti zasnovo, da bo ob prihodu HBM5 popolnoma pripravljena za uporabo. Prvi primerki pomnilniških sendvičev HBM4E prihajajo v konfiguraciji 12-Hi, v proizvodnjo pa so že prejšnji mesec prišli prvi vzorci različic s hitrostjo 14 Gbps, pozneje pa bodo nastale tudi različice s hitrostjo 16 Gbps, s katerimi bo lahko posamezen pomnilniški sendvič ponujal 3,6 TB/s pomnilniške pasovne širine.
